Principi di Design è Considerazioni di Selezzione per Frequenze Frazionari in Oscillatori Cristalli
In u disignu di sistemi di clock hardware, l'ingegneri spessu scontranu una classa di frequenze di oscillatori di cristalli apparentemente "irregolari", cum'è 11.0592 MHz, 3.579545 MHz è 19.6608 MHz. Queste frequenze cù cumpunenti decimali ùn sò micca scelti arbitrariamente, ma sò u risultatu inevitabbile di cunsiderazioni di cuncepimentu basatu nantu à protokolli di cumunicazione, restrizioni di divisione di frequenza -, è esigenze inverse di u nivellu di u sistema. Partendu da i principii fundamentali, stu articulu analizza a logica daretu à a generazione di frequenze fraccionarie è furnisce metudi pratichi di screening per a selezzione di cumpunenti.
- Core Design Logica di Punti di Frequency Fractional
Cum'è a fonte di u clock di u sistema, a selezzione di freccia di l'oscillatore di cristallo hè sempre adattata per risponde à i requisiti di timing precisi di i circuiti digitali downstream (cum'è PLL, divisori è cumunicazione seriale). L'emergenza di punti di frequenza frazionaria deriva principalmente da i seguenti quattru tipi di limitazioni di cuncepimentu:
1.Adattamentu à UART Integer Division per assicurà Errore -Free Serial Baud Rates
A velocità di baud seriale hè derivata da u clock di u sistema attraversu a divisione intera, secondu a seguente formula: Baud rate=Frequenza di clock / Fattore di divisione
Per generà accuratamente baud rates standard (cum'è 9600, 19200 o 115200 bps), a frequenza di u clock deve esse divisibile da u divisore senza restu. Pigliendu 1.8432 MHz per esempiu, dopu a divisione di oversampling di 16 volte:
1.8432 MHz ÷ 16=115.2 kHz, chì hè uguali à 115200 bps.
In listessu modu, 11.0592 MHz è 19.6608 MHz sò 6 volte è 10.666 ... volte 1.8432 MHz, rispettivamente (in realtà, 11.0592=1.8432 × 6, 19.6608=1.8432 × 10.666 ... richiede un PLL), ma hè più cumuni per aduprà direttamente cum'è u microcontrollore di frequenze di u MCU, cum'è u microcontroller MCU. divisore UART internu per generà tutte e baud rates standard attraversu a divisione. Se una frequenza intera di 20 MHz hè selezziunata, ùn pò micca esse divisa uniformemente da 115.200, chì risultanu in errore cumulativu è causendu errori di frame o perdita di pacchetti.
2.Supportu per una architettura di divisione di frequenza binaria-simplifica u disignu di l'arburu di u clock
Frequenzi cum'è 20,48 MHz, 10,24 MHz, è 5,12 MHz ponu esse spressi cum'è 2ⁿ × 10 kHz (per esempiu, 20,48 MHz=2048 × 10 kHz). Dopu avè cascatu queste frequenze attraversu a divisione di frequenza binaria, i domini sub-clock cum'è 10.24 MHz, 5.12 MHz, 2.56 MHz, 1.28 MHz, è cusì ponu esse generati. Stu approcciu hè bè-adattatu per implementà a divisione di frequenza utilizendu contatori binari o registri di shift, risultatu in una struttura di circuitu simplice cù relazioni di fasi ben-definite è margini di timing coerenti trà i vari orologi di frequenza-divisi. Queste frequenze sò comunmente usate cum'è frequenze di basa in DSP industriali, PLC è servo drive.
3.Sintetizatu via PLL per risponde à i standard di cumunicazione à alta-velocità è di campionamentu audio / video
I SoC muderni, i moduli ottici è i processori video incorporanu PLL, chì tipicamente utilizanu frequenze intere standard (cum'è 25 MHz o 24 MHz) cum'è riferimentu è poi generanu frequenze specifiche non -standard per via di divisione intera o multiplicazione, o divisione frazionaria. Esempi tipici include:
74.25 MHz: U clock di campionamentu di video di alta -definizione definitu da u standard SMPTE, utilizatu per formati cum'è 1080i è 720p;
33.1776 MHz: Comu cumuni in codecs audio è fronti RF di banda larga -; quandu s'utilice cù un PLL, pò generà precisamente e famiglie di freccia di campionamentu audio 44.1 kHz o 48 kHz;
25.000625 MHz: Certi PHY Ethernet utilizanu un clock di 25 MHz cun un PLL frazionariu per generà una tarifa di dati seriale precisa di 125 MHz per sustene una tarifa di linea di 1 Gbps (nota chì i multipli interi di 25 MHz sò comunmente usati in pratica; questu hè furnitu quì solu per scopi illustrativi).
Hè da nutà chì a divisione di frequenza fraccionaria introduce jitter deterministicu è signali spuri. Per l'applicazioni sensibili à u rumore di fasa, a priorità deve esse data à frequenze di destinazione chì ponu esse ottenute direttamente attraversu a divisione di freccia intera, o à l'usu di PLL di -bassu rumore cù larghezze di banda di loop cunfigurate appropritamente.
4.Aderenza à i Protocolli di l'Industria Storica è EMC Considerations
Protocolli Storichi: USB 2.0 specifica un clock d'alta -velocità 48 MHz; I MAC Ethernet utilizanu 25 MHz o 125 MHz; è l'orologi in tempu reale (RTC) operanu à 32.768 kHz (2¹⁵ Hz). Queste frequenze sò state fissate quandu i normi sò stati stabiliti è dapoi sò stati aduttati in tutta a catena industriale, diventendu standard di facto.
Compatibilità Elettromagnetica (EMC): L'armoniche di ordine -più elevatu di frequenze intere ponu sovrappone cù l'alimentazione elettrica, RF, o bande di cumunicazione wireless, introducendu interferenza. A selezzione di una freccia di l'oscillatore cù un cumpunente frazionariu pò disperse o trasfurmà l'energia armonica, riducendu cusì i risichi EMI è riducendu i costi di filtrazione è schermatura.
- Altri fattori chjave in a selezzione di Crystal Oscillator
In più di u valore di frequenza, i seguenti fatturi di ingegneria sò ugualmente impurtanti per a selezzione:
Rumore di Fase è Jitter
Ancu se i PLL ponu sintetizà qualsiasi frequenza, a divisione di frequenza frazionaria degrada significativamente u rumore vicinu à a -fase finale è u jitter aleatoriu. Per l'applicazioni cum'è moduli ottici di alta -velocità, radar d'onda millimetrica-, o fronthaul 5G, hè cunsigliatu di selezziunà direttamente oscillatori di cristalli cù frequenze native chì rispondenu à e specificazioni di rumore di fase per evità margini di integrità di signale insufficienti più tardi.
Tempu è costu
Frequenze non-standard o persunalizate generalmente necessitanu tempi di consegna longu è incurrenu costi elevati di ingegneria. In limiti di prestazione accettabili, a priorità deve esse data à frequenze standard di l'industria - (cum'è frequenze intere cumuni cum'è 25 MHz, 27 MHz, 40 MHz è 50 MHz, è ancu e frequenze fraccionari standard citate in questu articulu) per accurtà u ciculu di R&D è cuntrullà i costi BOM.
Compatibilità cù i sustituti domestici
Attualmente, i pruduttori domestici di oscillatori di cristalli di quartz coprenu a vasta maiuranza di frequenze standard intere è fraccionari cumuni. Quandu selezziunate un dispositivu, fucalizza nantu à a stabilità di l'offerta, e caratteristiche di a temperatura (cum'è ± 10 ppm è ± 20 ppm), è i paràmetri di capacità di carica per assicurà a cumpatibilità cù i requisiti di input di clock di u chip controller host.
- Cunsiglii pratichi di selezzione
Primu,determinà i limiti di u clock di u sistema: Elencu e frequenze di clock precise richieste da tutti i periferichi (UART, I2S, SPI, Ethernet, USB, Video) è i so margini d'errore permessi.
Dériver la fréquence fondamentale de l'oscillateur à cristal à l'envers :Se u microcontrollore hà un PLL integratu -, selezziunate un oscillatore di cristalli di riferimentu capace di generà e frequenze di destinazione per mezu di proporzioni di divisione integer o bassu -frazionale. Dà priorità à e frequenze cù una ratio di divisione menu di 100 è un denominatore chì hè una putenza di 2.
Verificate l'errore di divisione: Calculate se l'errore di divisione hè menu di a deviazione massima di baud rate / campionamentu permessa da i periferichi (tipicamenti <±2%).
Evaluà u risicu EMI:Eseguite un analisi spettrali di l'armoniche di freccia alta -; s'ellu hè necessariu, selezziunate un puntu di frequenza chì devia da l'armuniche d'ordine integer-.
Cunsiderate a dispunibilità è u costu: mentre risponde à i requisiti di prestazione, selezziunate un mudellu cù una larga dispunibilità di u mercatu è un tipu di pacchettu (per esempiu, HC-49S, SMD 3.2 × 2.5 mm) chì risponde à i requisiti di produzzione.